第 4 章－附錄

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Worst-case via 分析

建立實際應用中最長的 via 結構，以評估 worst-case condition。時間允許時，也應模擬最短的 via 結構作為比較。

圖 4.1：Worst-case via 分析

Wave port 的 Horizontal extent

針對 stripline wave port，將 Horizontal extent 由預設值 2 改為 5，並避免相鄰 wave port 互相重疊。

圖 4.2：設定 Horizontal extent

若無法使用 Horizontal extent = 5：

1. 選取所有 terminal，並以群組方式建立 wave port。
2. 依 EM 原理判斷新的 wave-port size。3 可能可接受，但仍須依實際 geometry 驗證。

圖 4.3：設定 Horizontal plane

4.1 Excitations

1. 啟用 selection tool 。
2. 選擇 Select Edges。

圖 4.4：選取 edge

1. 選取兩個 port edge。
2. 建立 edge port 。

圖 4.5：選取 port

1. 選取 via port。
2. 將 Via Component Model > Shape 設為 None。

圖 4.6：設定 Shape

1. 繪製一條 line。

圖 4.7：繪製 line

1. 建立 port。

圖 4.8：建立 port

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