AIRA Node SI Discussion 3¶

精簡會議摘要¶

1. 會議摘要¶

本次結果： 收斂 PCB RFQ 評估的 PI/DC 模擬工作、兩層與四層電源銅箔的說明需求，以及 SI 報告與 Connector model 比較方式；尚未取得模擬結果或凍結層數。
主要阻塞／風險： 大電流 Power Nets 的 IRDrop 與 VRM placement 尚待驗證；Power Team 協作、不同廠商模型的基準差異及材料合規性仍需確認。
下一步： 查閱 Marvell EVB 的 VRM placement，完成主要 Power Nets 的 DC IRDrop 分析與層數依據，並整理各 interface 的 worst-case SI 結果、規格來源及 Connector model 內容。

2. 已確認決議¶

本次無正式決議。

3. Action Items¶

[ ] Owner 未指定｜查看 Marvell EVB 公版 VRM placement，確認兩顆主晶片的電源擺放位置｜TBD
[ ] Owner 未指定｜對主要大電流 Power Nets 執行 DC IRDrop 模擬，確認壓降是否可接受｜TBD
[ ] Owner 未指定｜評估兩層與四層電源銅箔的合理性，整理可向客戶說明的層數依據｜TBD
[ ] Owner 未指定｜在 SYNC 會議或向 AM 提出 Power Team 協作問題；若無法配合，正式反映｜TBD
[ ] Owner 未指定｜準備每種 interface 各一頁的 SI 報告，列出 worst-case 路徑損耗與 Return Loss 規範，附公開規格的文件名稱及頁碼｜TBD
[ ] Owner 未指定｜確認各 Connector 廠商 model 是否含 VIA、PCB trace 長度、有無 VR 等內容，釐清比較基準並避免 VIA 重複計入｜TBD
[ ] Owner 未指定｜確認目前材料是否符合客戶技術文件規範；原記錄稱僅 SKYLOR 可接受，須核對名稱與文件內容｜TBD

4. 未決問題與風險¶

問題或風險： 五顆主要高耗電晶片的 DC 分析尚未完成，部分 VRM 空間較緊。可能影響： 大電流 IRDrop 或小電流 pin 佈線可能限制設計。下一步驗證方式： 檢查公版 VRM placement，執行 DC simulation；若 IRDrop 緊繃且無解法，在提案中標示風險。
問題或風險： 兩層或四層電源銅箔尚未確認，公版條件未必適用。可能影響： 評估錯誤後追加層數會影響備料。下一步驗證方式： 以實際晶片需求、電流條件與模擬結果說明層數，並向 Power Team 確認可行性。
問題或風險： Power Team 協作可能不足。可能影響： 層數評估缺乏必要支援。下一步驗證方式： 在 SYNC 會議或向 AM 提出問題，無法配合時正式反映。
問題或風險： 各廠商 Connector model 的 trace、VIA、VR 與走線層別內容不同。可能影響： 模型不能直接同條件比較，VIA 可能重複計入。下一步驗證方式： 逐一確認 model 的組成與參考面後再比較。
問題或風險： 材料是否合規，以及 SKYLOR、GV203、CX80、「四成兩盎司」等原記錄用語尚待核對。可能影響： 材料選擇或層數說明可能建立在錯誤名稱／條件上。下一步驗證方式： 對照客戶技術文件、公版資料與會議用語；保留原文，不自行更正。

5. 關鍵資訊¶

[已確認] 本次要求針對五顆主要高耗電晶片進行 DC 分析，重點為 Marvell 兩顆晶片；此為評估範圍，並非分析已通過。
[待確認] 原記錄描述 CPU2 VRM 擺在兩側，下方晶片空間較緊；實際 placement 與 DC 可行性需核對。
[建議] 先執行大電流 DC simulation，同時留意小電流 pin 的佈線難度；IRDrop 緊繃且無解法時，於提案中 highlight。
[待確認] 目前評估底線提到四層電源銅箔，對外可先詢問兩層是否足夠；層數尚未凍結，原文「四成兩盎司」含義待確認。
[待確認] 原記錄稱 Marvell 公版為 18 層板、使用兩層電源銅箔；增加至四層的理由須連結本案晶片需求，GV203、CX80 名稱待核對。
[已確認] SI 報告要求每種 interface（如 PCIe、112G）各一頁，呈現 worst case、路徑損耗及 Return Loss 規範，標明公開規格文件名稱與頁碼。
[待確認] 原記錄稱 Connector model 包含 HCB、MCB trace 等 PCB 介面；各廠商包含範圍不同，須確認 VIA、trace 長度、VR 及層別。
[建議] 參考 Marvell 公版以理解 DDR 走線與設計思路；原記錄提醒其高低溫 stress 與最嚴苛電流條件未必涵蓋本案，須自行驗證。
[待確認] 原記錄稱目前僅 SKYLOR 為客戶可接受材料；需核對材料名稱與客戶文件，不能視為已完成合規確認。
[假設] 會中估計兩週應足以完成 DC/PI 模擬確認；未見明確指派的截止日，因此 Action Items 期限保留 TBD。

會議記錄¶

待辦事項¶

[ ] 查看 Marvell EVB 公版的 VRM placement，確認兩顆主晶片的電源擺放位置
[ ] 對板子上主要大電流 Power Nets 執行 DC IRDrop 模擬，確認壓降是否在可接受範圍
[ ] 評估層數合理性（2層 vs. 4層銅箔），並整理出一套邏輯依據可對客戶說明
[ ] 在 SYNC 會議或向 AM 提出 Power Team 協作問題，若 Power Team 無法配合需正式反映
[ ] 準備 SI 模擬報告，每種 interface 各一頁，附規格來源文件名稱與頁碼，僅顯示 worst case
[ ] 確認每個 Connector 廠商提供的 Model 內容（是否含 VIA、PCB trace 長度、有無 VR 等），比較不同廠商時注意 baseline 不同
[ ] 確認目前使用的材料是否符合客戶技術文件規範（目前僅 SKYLOR 為可接受材料）

Power Integrity（PI）評估¶

目前需針對板上五顆主要高耗電晶片進行 DC 分析，重點為 Marvell 兩顆晶片
兩顆晶片位置分布較開，VRM 擺放方式不同：CPU2 VRM 擺兩側，下方那顆空間較緊，DC 設計難度較高
建議先執行大電流 DC simulation，同時留意小電流 pin 腳佈線困難度
如 IRDrop 已緊繃，需在提案中 highlight 此風險；若有解法則不需特別標示
向 Power Team 詢問建議層數時，建議改問「四成兩盎司夠不夠」，而非直接問幾層
目前評估底線為四層銅箔，但對外可先詢問兩層是否可接受

層數評估邏輯¶

Marvell 公版僅用兩層銅箔（18層板），若我們開四層需能解釋原因（例如為 GV203、CX80 等晶片）
公版層數不能完全照抄，Marvell 早期 RF 背景使其傾向少層數，但不代表適合我們的設計需求
評估階段若層數結構評估錯誤，開案後要追加層數會影響備料流程，需特別注意

Signal Integrity（SI）模擬與報告格式¶

每種 interface（如 PCIe、112G 等）需各製作一頁模擬結果，列出路徑損耗，並附 Return Loss 規範
報告需標明規格來源（文件名稱、頁碼），且為公開規格
相同 interface 可濃縮為一頁，僅顯示最差路徑（worst case），避免報告過於冗長

Connector 模型注意事項¶

Connector model 不可能單獨存在，必須包含兩張 PCB 的介面（HCB 與 MCB trace）
各廠商（如 Amphenol、TE）提供的 model 包含內容不同（trace 長度、是否有 VR、走外層或內層），baseline 不一致，不能直接 apple-to-apple 比較
若 model 已內含 VIA，在模擬中需注意避免 double count 問題

公版參考設計分析原則¶

查閱 Marvell 公版的目的是了解 DDR 走線方式與設計思路，並非直接抄板
公版通常未經過高低溫 stress 測試，電流設計可能未達最嚴苛條件，不能完全信任
SI 部分可透過計算評估，DC/PI 部分需透過模擬確認，兩週時間應足夠完成