以前在看 PCB Stackup 時，大家通常先看幾層板、哪幾層走 Signal、哪幾層放 Power。但進到 AI Server、224G/448G SerDes 之後，事情開始不只是「多加幾層板」這麼簡單。
一邊是 ASIC/GPU 的電流越拉越大，Power Plane、Power Via 與 Decoupling Cap 需要的空間愈來愈多；另一邊則是高速訊號頻率持續往上走，板子變厚帶來的 Long Via、Via Crosstalk、P/G Discontinuity，甚至背鑽的加工 tolerance，都開始吃掉 Margin。
這時候，傳統 1x Lamination 的設計會遇到一個很現實的問題：為了維持 Stackup 對稱性，Signal Layer 常放在上下兩側，中間則塞入大量 Power / Ground Layer。當訊號需要跨越不同區域時，Signal Via 就得穿過愈來愈厚、愈來愈複雜的電源結構。
那…如果因為電源越來越吃重，造成中間電源層已經十幾層，甚至整張板來到 40-50 層以上呢？
Signal Via 變長、Power Via 變多，訊號與電源彼此留下來的空間就愈來愈少。VRM 的擺放空間越來越受限，被迫擺放較遠的 VRM 就會對 IR Drop 極度不友善。況且高速訊號來到 224G 這種頻率等級，這些原本「還可以接受」的結構，可能就會開始變成限制。
所以現在才會開始看到 N+N、N+M、HDI，甚至 HDI-HLC 這些不同的 Stackup 架構。
它們不是單純為了讓板子更高階，也不是 1x Lamination 完全不能用；而是當 SI、PI、Layout 與 PCB 製造良率同時變成問題時，我們需要重新思考：高速訊號與大電流電源，到底要如何在同一張 PCB 裡面共存？
接下來，讓我們從 SI/PI 的角度，簡單闡述 PCB Stackup 為何從最傳統的 1x Lamination，為什麼逐漸碰到瓶頸，以及 N+N、N+M 到 HDI-HLC 分別想解決什麼問題。
這邊可以先看五種不同的 PCB Stackup 設計，分別是： - 1x Lamination (又稱 Single lamination, HLC board, PTH board) - N+N (又稱 Sequential lamination) - N+M (N+N 的變形) - HDI (High-Density Interconnect) - HDI-HLC (High-Density Interconnect - High Layer Count)
1x Lamination、N+N、N+M、HDI，以及 HDI-HLC。
如果從 PCB 技術發展來看，早期最常見的當然還是傳統的一次壓合，也就是 1x Lamination。但隨著 PCB 層數、高速訊號以及電源需求不斷增加，現在產業已經逐漸往 Sequential Lamination 的方向發展。
所謂的 Sequential Lamination，可以把它想像成：PCB 不再只是一次把所有 Layer 壓合完成，而是將整個 Stackup 拆成不同區塊，經過多次製程與壓合，形成像 N+N、N+M 這樣的結構。
再往後發展，就是現在越來越常看到的 HDI 與 HDI-HLC（High Layer Count）。
尤其近幾年，不只是 Optical Module 開始大量採用 HDI，AI Server 這類高階系統板，也開始往高層數 HDI 發展。
所以這幾種 PCB 結構，其實不是單純的製程演進而已。
背後很重要的一個原因，就是 SI 與 PI 之間的 Trade-off。
傳統 1x Lamination 的問題：Signal Via 必須穿過大量 Power Layer¶
在傳統一次壓合的 PCB Stackup 裡面，為了 Stackup 對稱性以及 PCB 製造對稱性的考量，通常會把高速訊號層安排在 Stackup 的上方與下方，而把大量 Power 層放在中間。
概念上大概會形成： 上方是 Signal，中間配置大量 Power / Ground，下方再配置 Signal Layer。 這種結構在過去是很典型的 PCB Stackup。
不過問題來了，當系統的電源需求來到破 1000A 之後，PCB 中間需要的 Power 層的數量也會越來越多。目前普遍來看，複雜的板子都需要 10 幾層甚至更多的 Power。
這時候，如果高速訊號必須從 PCB 上方走到下方，那麼它的 Signal Via 就必須穿過中間這一大堆 Power。 這件事情對高速訊號來說就開始變得麻煩。
一方面，Via 穿越不同的 Power Plane，會讓整個 Via Transition 在 Z 軸上變得很複雜，這會是一堆雜散電容/電感的大雜燴；另一方面，當 PCB 層數來到 40 層甚至更高時，整個 PCB 厚度也會增加，進而導致 Via Barrel 會變得很長，除了影響 Via 的SI performance，也使得機械鑽孔的 AR 衝到25 以上，非常難加工。
特別是當 Via 的 Insertion Loss Cut-off Frequency 越來越接近高速 SerDes 的 Nyquist Frequency 時，High-Speed Channel 的 SI Performance 就會明顯受到影響。
224G-PAM4 的 Nyquist Frequency 是 53GHz，Cut-off Frequency 是 65GHz，其實蠻近的喔，而且如果設計沒最佳化，應該會更靠近：
在這種大電源需求的前提下，高速訊號來到 224G、448G，固定 1x lamination的 Stackup，持續增加 PCB Power Layer，然後讓高速 Signal Via 從上面一路打到底，設計上是會有疑慮的。
N+N / N+M：把高速訊號與電源分開¶
因為 1x lamination 的這些限制，現在有些 AI Server 或高階運算板，開始採用 N+N 或 N+M 這類型的結構，尤其是在 ASIC、GPU、HBM 以及高速 SerDes 介面越來越密集的情況下，這種分區式的板層規劃也變得更加常見。
它的概念其實非常直覺：把高速訊號與電源，在 PCB 的結構上直接分開。
例如在 N+M 的架構裡，可以讓上面的 N 層主要負責高速訊號，而下面的 M 層主要負責 Power。這裡的 N 與 M 不一定代表固定的層數，而是代表兩個相對獨立、功能不同的 lamination 區域。實際層數當然要根據訊號數量、電源需求、板厚限制，以及 PCB 製程能力來決定。
這時候 ASIC / GPU 周圍的 VRM、Power Stage、解耦合電容等電源元件，就可以盡量配置在 PCB 的背面。也就是讓 PCB 上半部主要處理高速訊號，下半部主要處理 Power Delivery。如此一來，訊號走線可以在較乾淨、連續的參考平面附近完成，而電源則可以在下方集中進行分配、轉換與回流。
受惠 N+M 的發展，ASIC/GPU 在 PCB Top Layer，VRM 可以放在 PCB Bottom Layer，藉此改善 Power Integrity：
這種架構的另一個優點，是可以讓整個 PCB 佈局在設計初期就清楚定義不同區域的責任。高速訊號不需要和大量電源銅箔、電源過孔互相爭搶空間；電源設計也不必為了避開關鍵訊號，而被迫採用過度破碎或不連續的平面。對於大型 AI Server Board 而言，這種結構化的分工，通常比單純增加板層數更容易管理。
這樣做對於 SI/PI 有很直接的好處：
SI¶
對於 SI 而言，因為高速訊號 Via 不需要一路穿過原本 1x lamination 佈局在中間層面的大量電源層，這就會得到許多好處：
短 Via 對於 SI 的改善¶
高速訊號只需要在上方的 Signal Lamination 內完成層間轉換，不必為了跨越整張板而使用很長的 through via。Via Stub 變短之後，對於 Loss Cut-off Frequency 會有顯著的改善，特別是在 PCIe、112G / 224G SerDes 等高速介面上，這種差異會更加明顯。
另外，較短的 Via 也會帶來顯著的 Via Crosstalk 改善。當高速 Via 不需要長距離穿越整個電源區域時，與其他訊號 Via 平行耦合的距離與長度都會減少，因此比較不容易形成長距離的耦合通道。對於 Via 密度非常高的 ASIC / GPU 周邊，這一點尤其重要。
Via Transition 也會更單純些，不會有一堆雜散電感與電容在不同層面之間交替影響。當訊號從一個 routing layer 切換到另一個 routing layer 時，周圍的參考平面比較容易保持一致，回流路徑也比較容易被控制。這對於降低反射、改善 insertion loss 與 return loss，都有直接幫助。
最後，一個大家可能比較容易忽略的一點是：當 Via 太長的時候，為了要做到低 tolerance 的背鑽，上面 N PCB 的背鑽深度會變得很長，進而使得背鑽的精度相對比較難控制。 關於背鑽 Tolerance，其實在我們之前的文章【SI 思維升級】Via Stub真的越短越好？224G 時代下的PCB背鑽精度與阻抗權衡！中就有提到，背鑽的重點不在於 Via stub 能縮到多短，而是精度（也就是它正負的 tolerance）要夠小。因此，長的 Via 對於 PCB 製造時背鑽的精度控制來說是相對困難的。
減少與電源層面的干擾¶
更重要的是，高速訊號不會一直穿過大量電源層，因此受到電源層結構與電源切割的干擾也會比較少。如果訊號 Via 附近有大量 Power Via、Anti-pad，或是不同電壓 Domain 的 Plane 交錯，就可能形成額外的寄生效應與不連續阻抗。N+M 架構可以把這些問題限制在較小的區域裡面，降低對關鍵訊號的影響。
總結來說，對於 SI 而言，百利而無一害！
PI¶
至於 PI，因為高速訊號的 Via 不會一直穿過下面的電源層面，所以對 Power Plane 的破壞也會比較少。傳統架構中，為了讓訊號跨越不同層面，往往需要在電源平面上打出大量 Via、Anti-pad 與 clearance，最後形成一大片像 Swiss Cheese 一樣的區域。
這些被挖空的區域會降低電源平面的有效導體寬度，增加電流繞路的情況，也可能讓電源路徑出現局部阻抗上升。當 ASIC 或 GPU 在高負載下瞬間拉取大量電流時，這些不連續的區域就容易造成更明顯的 IR Drop、較大的 Current Density 與局部發熱。
整體來說，可以把 Signal Routing 與 Power Delivery 各自留在自己的結構裡面，讓彼此的干擾降低。高速訊號不必為了電源而犧牲 routing 空間，電源也不必因為訊號 Via 過度密集而被切得支離破碎。
N+M 並不是沒有缺點：PCB Warpage 是一個很現實的問題¶
不過，上面全部做 Signal、下面全部做 Power，也不是沒有代價。 其中一個很現實的問題就是： 上下兩張板子的殘銅率可能會差很多。
- Signal Layer：一般 Signal Layer 因為需要大量走線、過孔與線路間距，真正被銅箔覆蓋的面積通常比較低，殘銅率可能大約只有 40% 左右。
- Power Layer：因為需要提供大面積的電源平面與接地平面，除了必要的避空區之外，大部分區域都會保留銅箔，因此殘銅率可能來到 70%～80%。
如果 PCB 上半部主要都是 Signal，下半部主要都是 Power，就會導致 PCB 上下兩邊的銅分布與材料對稱性非常不平衡。簡單來說，一邊的銅比較少，另一邊的銅比較多，在壓合、加熱、冷卻以及後續製程中，兩側的熱膨脹與收縮行為就不會一致。
這時候在 PCB 壓合與後續製程之後，就比較容易產生 Warpage，也就是現在很流行的議題 - 板彎翹。尤其是板子尺寸越來越大、層數越來越高時，這種上下不對稱所造成的機械應力就會更加明顯。
而 PCB Warpage 一旦控制不好，最後影響的就不只是 PCB 本身。因為現在這些 AI ASIC / GPU 通常都是非常大型的 BGA Package，很多都是 120mm² 以上的大尺寸封裝，甚至還會搭配非常密集的焊球陣列與細間距設計。PCB 平整度如果控制不好，到了 SMT 組裝時，就可能造成鋼板印刷厚度不均、錫膏轉移率不一致，或者元件貼裝後局部焊點接觸不良。
所以 N+N / N+M 雖然可以改善 SI 與 PI，但同時也把製造問題帶了進來。
Trade-off...Always trade-off！！！
[插入第一張圖：PCB Stackup架構分類]
_圖1｜現今高階PCB Stackup架構分類：從1x、N+N、N+M，到HDI(5+N+5)與HDI-HLC。圖中的N與M為結構區段示意，實際層數、壓合流程與Via能力仍以板廠定義為準。