在 AI 模型日益龐大、資料中心需求暴增的今天，記憶體技術的突破成為了算力提升的關鍵需求。延續EP34.
在 AI 模型日益龐大、資料中心需求暴增的今天，記憶體技術的突破成為了算力提升的關鍵需求。延續EP34.¶
- Source: Ted Yu
- Published: 2026-03-04T13:01:48+08:00
- URL: https://ytyuted.substack.com/p/ep35-nand-technologies-update EP35. NAND Technologies Update - Ted Yu
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EP35. NAND Technologies Update¶
Mar 04, 2026
在 AI 模型日益龐大、資料中心需求暴增的今天，記憶體技術的突破成為了算力提升的關鍵需求。延續EP34. DRAM技術探討，本次報告介紹 NAND Flash 的演進之路 : 從基礎的懸浮閘極物理機制，到如何在微觀世界裡蓋出數百層的 3D NAND 摩天大樓，拆解這背後的八大關鍵製程 。展望未來 HBF（High Bandwidth Flash）與鐵電記憶體（FeNAND），將如何重塑 AI 硬體的終極架構 。分享個人觀點，歡迎討論。
1. Background¶
1.1. Non-Volatile RAM Basics¶
1.1.1. Floating Gate(懸浮閘極)¶
非揮發性記憶體（Non-Volatile RAM，常見的快閃記憶體 Flash Memory）的核心元件：懸浮閘極電晶體（Floating Gate MOSFET）:
儲存密室（懸浮閘極）：圖中間的「懸浮閘極」被絕緣體完全包覆，電子一旦進去就被困住，斷電資料也不會消失。
穿牆機制（Fowler-Nordheim Tunneling Effect, FN穿隧效應）：因為有絕緣層阻擋，必須施加高電壓(約 +15V 至 +20V)產生強大電場，硬把電子「逼」過絕緣層，存入懸浮閘極（寫入）或將其抽出來（抹除）。
判讀 0 與 1：系統透過檢查這個電晶體「好不好通電」來決定資料狀態：
狀態「0」（有電子）：懸浮閘極內困住的負電會排斥通道電流，導致電晶體難以導通（需要較高的閾值電壓）。
狀態「1」（無電子）：懸浮閘極內空無一物，通道電流容易通過（閾值電壓較低）。
簡單來說，就是用高壓把電子關進絕緣房間裡，再透過測試這顆元件容不容易通電，來判讀資料是 0 還是 1。
快閃記憶體晶片都內建電荷幫浦（Charge Pump）的升壓電路。它的工作就是把外部進來的低電壓，像打氣筒一樣層層疊加，轉換成20V的內部高壓，專門用來執行寫入和抹除的動作。
電荷幫浦與 FN 穿隧效應的搭配：
需求與特性完美契合：FN 穿隧效應只需「高電壓、極低電流」來建立電場；而晶片內建的電荷幫浦（Charge Pump）正好具備「能推升至高壓、但只能輸出微小電流」的特性。
節省晶片空間：因為寫入過程不需要大電流，電荷幫浦的電路體積可以做得很小，低成本且輕鬆地整合進每一顆快閃記憶體晶片中。
物理代價是「慢」：電荷幫浦需要時間一步步「集氣升壓」，加上穿隧效應本身的物理延遲，導致了快閃記憶體天生就有「寫入與抹除速度，遠遠慢於讀取速度」的硬體限制。
1.1.2. Progam(Write) Operation¶
source: IEDM24 SC1-3Flash 的「寫入操作 (Program operation)」：
動作（注入電子）：在頂部控制閘極施加高電壓 (Vpgm)，利用 FN 穿隧效應，將下方通道的電子強行吸入並困在中間的儲存層中。
變化（提高門檻）：被困住的電子帶有負電，會產生阻力，讓這顆記憶體單元變得「更難被開啟」，導致它的閾值電壓 (VT) 升高。
結果（改變狀態）：該單元的特性會從容易通電的狀態（On-cell，低電壓），往右平移變成難以通電的狀態（Off-cell，高電壓），藉此完成資料的寫入。
簡單來說，寫入就是「用高壓把電子塞進去，藉此提高它的通電門檻」。
這張圖展示的是最基礎的單層單元 (SLC) 原理，只有兩個狀態。隨著現代 NAND Flash 技術的演進，為了增加容量發展出了 MLC、TLC 甚至 QLC，右下角的鐘型曲線會從 2 個被細分成 4 個、8 個甚至 16 個不同的電壓區間，這使得寫入時的高壓控制需要極度精準，不能推移得太多或太少。
1.1.3. Erase Operation¶
source: IEDM24 SC1-3Flash 的「抹除操作 (Erase operation)」：
動作（抽出電子）：將頂部的控制閘極接地 (0V)，並在底部的基底施加極高的抹除電壓 (Vers)。這會建立一個反向的強大電場，利用 FN 穿隧效應把原本困在懸浮閘極裡的電子「往下抽」回底層通道。
變化（降低門檻）：隨著帶負電的電子被清空，該記憶體單元的阻力消失，變得「更容易被開啟」，因此它的閾值電壓 (VT) 會大幅下降。
結果（狀態回復）：從右側的圖表可以看到，單元的特性會從右邊難以通電的狀態（Off-cell，較高的 VT2），向左平移回到左邊容易通電的狀態（On-cell，較低的 VT1），藉此將資料清空並回到初始狀態。
簡單來說，抹除就是「利用反向高壓把電子抽出來，讓電晶體回到容易導通的低壓初始狀態」。
1.2. 非揮發性記憶體 (NVRAM) 比較¶
常見的非揮發性記憶體（Non-Volatile RAM）——包含 EEPROM、NOR Flash 與 NAND Flash——從架構、運作機制到主要優勢進行詳細的比較：
物理架構與電路設計¶
這三種記憶體在最底層的細胞單元（Cell）排列方式上有著根本的不同，這直接決定了它們的特性：
EEPROM (2T 架構)：
採用雙電晶體設計，包含一個獨立的「選擇電晶體 (Select Transistor)」與一個「儲存電晶體 (Storage Transistor)」。這使得它可以被單獨操作，但缺點是佔用面積大、製造成本較高。
NOR Flash (並聯架構)：
採用單一電晶體（1T）設計，且每個細胞單元都直接連接到位元線 (Bitline) 上形成並聯結構。這種架構賦予了隨機存取 (Random Access) 能力，適合用來執行韌體程式碼 (XIP, eXecute In Plac)。
記憶體細胞是並聯的。只要任一個細胞導通（輸入為1），就會改變整條線的結果（輸出為0），這符合邏輯閘的NOR特性。
NAND Flash (串聯架構)：
同樣是 1T 設計，但細胞單元是以「串聯 (Serial)」的方式連接。這種無接觸孔 (Contact-less) 的緊密排列方式，能達到極致的儲存密度（接近4F2物理極限），代價就是犧牲了隨機存取的功能，是現今大容量儲存的絕對主力。
記憶體細胞是串聯的。必須整串所有細胞都導通（輸入皆為1），電流才能順利通過到底（輸出為0），這符合邏輯閘的NAND特性。
寫入機制與操作單位¶
EEPROM：寫入機制採用 F-N 穿隧效應 (F-N Tunneling)。它可以做到非常細緻的Byte (位元組)等級寫入。
NOR Flash：寫入時採用熱電子注入效應 (CHE, Channel Hot Electron)。寫入單位通常為Word 或是 Byte。
NAND Flash：與 EEPROM 一樣，NAND Flash 的寫入 (Program) 與抹除 (Erase) 都是依賴F-N 穿隧效應來改變電晶體的閾值電壓 (VT)。但為了配合其高密度的串聯架構，它的寫入單位被放大到了Page (頁)。
主要優勢與應用場景¶
EEPROM：主要優勢在於「精準度」。因為支援 Byte 等級的單獨操作與隨機讀取，非常適合用來儲存需要頻繁且小量修改的系統設定檔或參數。
NOR Flash：主要優勢在於「執行速度」。它支援極快的隨機讀取，這讓處理器可以直接在晶片內執行程式碼 (XIP, Execute In Place)，因此常被用來儲存開機韌體 (如 BIOS) 或微控制器的程式碼。
NAND Flash：主要優勢在於「儲存密度」。雖然它不支援隨機讀取，且寫入單位龐大，但極低的單位容量成本讓它成為現今大容量儲存裝置（如 SSD、手機內部儲存）的絕對主力。
1.3. NAND Architecture:from 2D to 3D¶
1.3.1. 2D NAND 架構：平面的串聯聚落¶
source: IEDM24 SC1-3在 2D 時代，所有的記憶體細胞（Cell）都是平鋪在矽基板上的。
串聯結構：2D NAND 採用的是無接觸孔的「串聯 (Serial)」架構。
電路佈局：從電路圖與剖面圖可以看到，多個記憶體細胞（對應 WL0 到 WL31 的 Wordline）緊密地串接在一起，兩端再分別由選擇電晶體（SSL(String Select Line) 與GSL(Ground Select Line)）控制，最後連接到上方的位元線（BL, Bit-Line）與底部的共用源極線（CSL(Common Source Line)）。
物理極限：隨著我們想要塞入更多容量，只能不斷縮小每個細胞的長寬。但當線寬微縮到 15 奈米以下時，相鄰細胞之間的距離太近，會產生嚴重的「電子干擾（Crosstalk）」，且微影設備的解析度也達到了極限。
1.3.2. 3D NAND 架構：垂直的摩天大樓¶
source: IEDM25 SC2-5
為了解決平面的物理極限，工程師決定把晶片「立起來」做。這不只是改變方向，而是整個製造邏輯的徹底顛覆。
交替堆疊 (Stack)：不再是平鋪，而是先在基板上進行「交替薄膜沉積 (Alternating film deposition)」，像做千層蛋糕一樣，一層一層往上疊。
垂直通道 (Channel)：接著，利用極高難度的「高深寬比蝕刻 (High Aspect Ratio etch)」技術，從頂部往下打出垂直的深孔洞，這就是電子的通道 (Channel)。從圖左上的小圖可以看到，單一記憶體細胞 (Single Memory Cell) 的結構變成了環繞著通道的圓柱體。
階梯狀引腳 (Staircase)：由於疊了幾十上百層，底層的訊號線該怎麼拉出來？工程師巧妙地使用了「階梯狀蝕刻 (Staircase etch)」技術，讓每一層的 Wordline 像樓梯一樣露出一截，方便垂直打下金屬接觸點 (Contact)。
金屬填充 (Metal fill)：包含字元線 (Wordline) 和最頂部的位元線 (Bitline)，都是透過金屬填充製程來完成線路的連接。除了通道孔，還有負責隔絕區塊的狹縫(Slit) 同樣需要高深寬比的蝕刻。
「浮動閘極 (FG)」轉換為「電荷捕獲 (CTF,Charge Trap Flash)」
儲存材質改變：FG 是導體（像水池，電子會流動）；CTF是具備缺陷的絕緣體（氮化矽（Silicon Nitride)，像海綿，電子會被卡死在固定位置）。
FG 在 3D 的致命傷：在垂直深孔中，導體的絕緣層只要破一個小洞，電子就會「全部漏光」導致資料遺失。且要在深孔裡把導體「一層層精準切開」來隔離細胞，製程難度太高。
CTF 的完美救援：因為電子在 CTF 絕緣層內不會流動，所以工程師不需要把它切開，只需沿著深孔壁鋪上一整條貫穿到底的 CTF 即可。這大幅降低了立體堆疊的製造難度，且就算局部破損，也不會影響其他區域的電子。
簡單來說：為了順利蓋出百層記憶體大樓，3D NAND 捨棄了容易漏水且施工困難的「導體水池」，改用一整條貫穿到底、安全又好做的「絕緣海綿」來儲存電子
1.4. Channel Hole v.s. Capacitor Hole¶
半導體記憶體製造中最困難、也最重要的兩個「洞」：3D NAND 的通道孔 (Channel Hole)以及DRAM 的垂直電容器 (Capacitor hole):
雖然這兩者都是在矽晶圓上向下挑戰極限深度的微觀孔洞，但它們在物理機制、架構目的與製造挑戰上截然不同。核心差異對比整理如下：
3D NAND 通道孔：以一擋百的「摩天大樓」¶
核心定位：它被具象化為一座摩天大樓。在電路中扮演的是主動元件的角色，採用類似同軸電纜的環繞式閘極 (GAA) 垂直串聯結構。
連接密度 (一對多)：這是它推升容量的關鍵魔法。一個通道孔往下深掘，會直接貫穿數百層的字元線 (Word Line)。這意味著，只要成功打通一條通道孔，就能一口氣製造出數百個記憶體單元 (Hundreds of Bits)。
製造痛點：因為電流需要沿著 Z 軸貫穿整棟大樓，蝕刻時必須穿透數百層交替的異質薄膜，這極易導致孔洞發生彎曲或形變。隨後的沉積製程，則面臨著如何在深孔側壁均勻鍍膜的嚴苛挑戰。
DRAM 垂直電容器：滴水不漏的「儲水塔」¶
核心定位：它被比喻為一座專屬的水塔。作為被動元件，它是1T1C(一電晶體一電容) 架構中負責儲存電荷的核心，內部採用金屬-絕緣體-金屬 (MIM) 的三明治結構。
連接密度 (一對一)：相較於 NAND 的一對多，DRAM 的結構非常專一。一個垂直電容器在底部只能連接一個專屬的存取電晶體 (Access Transistor)。因此，挖出這一個電容器，就只為了儲存精準的「一個位元 (1 Bit)」資料。
製造痛點：電容器的電流是以徑向方式進行充放電。它的蝕刻痛點在於孔徑極為狹窄，很容易發生底部未能徹底打穿 (未開) 的致命缺陷。此外，為了防止漏電，必須在極窄的孔洞內完美沉積高介電常數 (High-K) 材料，這也是一大製程瓶頸。
雖然 3D NAND 的通道孔與 DRAM 的垂直電容器都被半導體業界歸類為高深寬比 (High Aspect Ratio, HAR)蝕刻的終極挑戰，但如果攤開實際的物理數值來看，兩者的「尺度」與「難處」其實有著巨大的差異。
根據目前業界主流的先進製程（例如 200 層以上的 3D NAND 與 1a/1b 奈米節點的 DRAM），整理這兩個「洞」的實際數值比較：
3D NAND 通道孔：挑戰「絕對深度」的極限¶
數值解讀：為了貫穿數百層的字元線 (Word Line) 以達成「一對多」的串聯目的，通道孔的絕對深度非常驚人，動輒達到 6 到 10 微米。
製程痛點：雖然它的開口直徑 (約 100 nm) 相對 DRAM 來說大得多，但因為要向下鑿穿數百層交替的異質薄膜 (例如氧化矽與氮化矽)，極容易發生孔洞彎曲 (Bowing)、扭曲 (Twisting) 或是上下孔徑大小不一 (Tapering)的問題。
DRAM 垂直電容器：挑戰「極致狹窄」的極限¶
數值解讀：DRAM 採用 1T1C 的一對一架構，為了在不斷微縮的晶片面積內維持足夠的電容儲存量（約25 fF），只能拚命縮小孔徑並向下挖深。它的絕對深度雖然只有 1 到 2 微米，但直徑被壓縮到了 20 幾奈米。
製程痛點：這種極度狹窄的微型深孔，導致蝕刻氣體極難進入孔底，副產物也很難排出，非常容易發生底部未開 (未打穿) 或孔洞底端互相短路的致命缺陷。此外，後續要在這麼細的孔內均勻沉積 High-K 介電層，更是ALD(原子層沉積) 技術的一大挑戰
2. 3D NAND 的八大關鍵製程¶
將 3D NAND 的製造過程比喻為建造一座高科技摩天大樓，列出了八項關鍵的製程技術:
2.1. 雙軌異質製造 (策略分工)¶
這是指將底部的控制邏輯電路與上方的記憶體陣列分開在不同的晶圓上製造，藉此讓兩者都能採用最適合的製程，發揮最大效能:
痛點 (熱預算衝突)：負責控制的邏輯電路需要「低溫」製程，而堆疊數百層的記憶體陣列 (Cell) 則需要「高溫」環境。若硬要將兩者在同一片晶圓上製造，會互相干擾並限制效能。
解法 (兩片晶圓分開做)：打破傳統限制，將 CMOS 和 Cell 拆分到兩條獨立的生產線上。邏輯晶圓專注於低溫製程打造極速電路，記憶體晶圓則專注於高溫製程建構 3D 陣列。
兩片獨立晶圓製造，最後再 Bonding(鍵合)的概念，各家都有自己的招牌：
Kioxia / Western Digital：CBA(CMOS Bonded Array) 。
Samsung (三星)：COP(Cell Over Peri)。
SK Hynix (海力士)：PUC(Periphery Under Cell)，後來在行銷上常包裝為4D NAND(其實就是 3D NAND 加上 PUC 架構)。
Micron (美光)：CUA(CMOS Under Array)。
YMTC (長江存儲)：Xtacking。(業界非常早期就採用「兩片獨立晶圓再鍵合」，並以此打響名號)。
2.2. ONON 千層派堆疊 (結構搭建)¶
在晶圓上交替沉積氧化物 (Oxide) 與氮化物 (Nitride)，像做千層蛋糕一樣疊出數百層的厚度，這構成了 3D NAND 大樓的基礎樓層:
打造摩天大樓的「毛胚屋」：這個步驟的目標是建構出高達數百層樓的立體物理框架，為後續裝入記憶體細胞做好準備。
藍色層 (SiO2 / 二氧化矽)：扮演著「永久絕緣樓板」的角色。它會一直留在最終的晶片中，負責提供強大的結構支撐力，並確保未來上下相鄰的記憶體細胞之間保持絕緣，不會發生漏電干擾。
綠色層 (SiN / 氮化矽)：扮演著極為特殊的「犧牲層 (Sacrificial)」角色。它目前只是用來佔位子的「臨時支架」，在後續的製程中，這整層綠色的氮化矽會被完全掏空，然後填入真正的導電金屬，最終變成負責傳遞訊號的字元線。
2.3. HARC 極低溫深孔蝕刻 (深層挖掘)¶
在疊好的千層派中，利用極低溫環境進行高深寬比 (High Aspect Ratio) 的乾式蝕刻，由上往下精準打穿幾百層的薄膜，形成電子的垂直通道孔，是整個半導體界公認最具挑戰性的神級工藝:
HARC 極低溫深孔蝕刻 (Cryo-etch)¶
為了在前面蓋好的「ONON 千層派」中打出完美的垂直通道，工程師導入了這項極低溫技術。圖中的三大核心重點：
終極目標「一刀貫穿」(Merged HARC)：面對越來越高的 3D NAND 大樓，這個製程的目標是要用強大的蝕刻力量，一次性貫穿 200 層以上的交替薄膜(ONON)。
極低溫魔法 (Cryogenic) 防止變形：在向下深挖時，孔洞中段很容易因為化學氣體的持續腐蝕而向外膨脹變形。為了解決這個痛點，機台會將環境降溫至「零下數十度」。這招能瞬間「凍結側壁反應」，讓側壁形成保護，有效防止孔洞變形 (Bowing Prevention)，確保整條深孔能維持完美的垂直度。
氣體助攻加速：為了在極低溫下維持甚至提升挖掘效率，製程中會特別注入「HF / PF3」氣體。這種特製氣體能帶來強大的化學助攻，直接讓深孔的蝕刻速率翻倍。
source: TEL
在極低溫蝕刻中，HF 負責穩定破壞氮化矽 (SiN)，而 PF3 則作為關鍵的化學輔助，大幅拉升原本在低溫下停滯的二氧化矽 (SiO2) 蝕刻速率，使這兩種交替薄膜能被同步高速貫穿。
2.4. Post-Etch Clean 微觀清洗 (環境淨化)¶
深孔打完後，必須進行極度精細的清洗製程，確保深達數微米的孔底與側壁沒有任何殘留的化學副產物，以免影響後續成膜品質:
傳統水洗的痛點：面對3D NAND 極深的通道孔或DRAM 極細的電容孔，傳統液體的「表面張力」會導致藥劑無法深入孔底，且在乾燥蒸發時所產生的拉力，極易扯斷脆弱的微觀結構（即圖案倒塌 Pattern Collapse）。
超臨界二氧化碳的完美救援：scCO2 (super critical)具備「零表面張力」的特殊物理性質，能像氣體一樣無孔不入地鑽進極限深孔中，同時又保有液體的溶解力，將化學殘渣徹底洗淨。
無痕撤退的優勢：清洗完畢後只要釋放壓力，scCO2 就會直接汽化散逸，完全不會產生破壞性的毛細管拉力，完美保護了記憶體內部精密且脆弱的陣列結構。
source: TEL
2.5. CTP 與 MILC 通道革新 (注入靈魂-核心)¶
CTP(Charge Trap Process) 指的是電荷擷取層的製作，用來困住電子；而 MILC (Metal-Induced Lateral Crystallization, 金屬誘導橫向結晶) 則是用來改善垂直通道內多晶矽的晶格排列，讓電子跑得更順暢:
CTP 電荷捕捉結構：打造儲存電子的「保險箱」¶
這一步的目標是在深孔的管壁上，鋪設用來困住電子的材料。
ALD 千層捲鍍膜：由於孔洞極深且極窄，工程師必須使用 ALD (原子層沉積) 技術，由最外圈向內，像做千層捲一樣，一層一層極度均勻地鍍上薄膜。
ONO 三明治結構：從圖中可以看到，由外向內主要分為三層：
Blocking Oxide (阻擋層)：最外層，負責防止捕捉到的電子向外流失到周邊電路。
Charge Trap (捕捉層 - SiN)：中間層，這就是我們前面提過，取代Floating Gate的「絕緣海綿」，採用氮化矽 (SiN) 材質，負責將電子死死卡在陷阱裡。
Tunneling Oxide (穿隧層)：最內層，在讀寫資料時，電子必須穿過這層薄膜進出捕捉層。
MILC 通道結晶技術：鋪設電子的「高速公路」¶
在 CTP 保險箱做好後，孔洞的最中心需要填入能讓電子上下跑動的通道（Channel）。這就是 MILC (金屬誘導橫向結晶) 發揮實力的地方。
傳統 Poly-Si 的痛點：過去通道主要是填入傳統的「多晶矽 (Poly-Si)」。如圖左側所示，多晶矽內部充滿了不規則的「晶界(Grain Boundaries)」，這些晶界就像是交通路障，會嚴重阻礙電子流動，導致傳輸損耗。
MILC 的黑科技改造：為了解決路障問題，工程師使用了這項創新技術：
播種：在通道頂部植入微量的鎳 (Ni) 金屬。
退火：透過高溫處理(500°C 到 550°C)，鎳會引導原本雜亂的非晶矽重新排列，轉化為結構完美的「單晶矽 (Single Crystal)」。這高溫處理也迫使 Cell 與 Logic 必須分開製造。
效益與 Macaroni 結構：經過 MILC 改造後，通道消除了晶界，變成了一條平坦的「高速公路」，讓電子傳輸損耗降到最低。此外，從圖中也可以看到，通道的最中心通常會填入一根氧化物支柱，稱為Macaroni Fill (通心粉填充)，用來提供物理支撐。
2.6. CSOB 側壁底部連接 (基底工程)¶
CSOB(Channel to Source On Bottom)基底工程，負責處理通道孔最底部的結構，確保垂直貫穿下來的通道能夠與最底層的源極連接，讓電子能順利形成完整的電流迴路:
側向開孔 (Side Slit) 劈開深溝：工程師不會直接從通道內部動手，而是從垂直通道的旁邊，一路向下挖出一條極深的溝槽(Slit Etch)，直達最下方的矽基底。
剝離底部絕緣層：透過這條新開的側溝注入化學氣體或藥劑，精準地把包覆在通道最底層的絕緣薄膜給咬掉（剝離），讓內部的「通道核心 (Channel Core)」裸露出來。
鋪設 Poly-Si 連接：最後，在底部填入多晶矽 (Poly-Si)，打造出一條橘色的「共用源極線 (CSL)」。這條線會把裸露的通道核心與基底完美包覆接合，形成一條無阻礙的電流路徑。
2.7. RMG 與 Molybdenum 材料 (導電升級)¶
RMG(Replacement Metal Gate,替換金屬閘極) 製程會把一開始疊的氮化物層掏空，然後填入先進的導電金屬。這裡特別點出使用鉬 (Molybdenum) 來取代傳統的鎢 (Tungsten)，藉此大幅降低超多層數下的字元線(WL)電阻:
RMG「掏空」魔術¶
在 3D NAND 的語境中，它指的是「將原本佔位子的絕緣薄膜替換成真正的導電金屬」。
隔空掏空 (Step 1 -> Step 2)：工程師會從旁邊的深溝灌入高溫的「熱磷酸」。這種藥劑具有極致的化學選擇比，它能鑽進幾百層樓的縫隙中，精準且完全地把圖中綠色的「氮化矽 (SiN)」犧牲層給溶解洗淨，同時確保藍色的「二氧化矽 (SiO2)」樓板毫髮無傷。
材料革新：為何用「鉬 (Mo)」淘汰老將「鎢 (W)」？¶
當無數個空蕩蕩的樓層被清出來後，下一步（Step 3）就是要把液態的金屬灌進去填滿，這些金屬將成為控制記憶體細胞的「字元線 (Word Line)」。
傳統鎢 (W) 的致命傷：過去十幾年來，業界都是灌入鎢金屬。但隨著 3D NAND 邁向 300 層甚至 400 層，每一層樓的高度被壓縮得極度扁平。傳統鎢在這種極薄的空間下，電阻會嚴重飆高；更糟的是，填鎢的化學反應會產生「氟損傷」，進而破壞周遭脆弱的微觀結構。
新一代神兵「鉬 (Mo)」的優勢：為了突破極限，各大廠開始全面導入鉬 (Molybdenum) 來取代鎢。
無氟 (Fluorine-Free) 保護：鉬的沉積過程不需要含氟的化學氣體，因此達到了真正的「無蝕刻損傷」，完美保護了千辛萬苦蓋好的記憶體結構。
超薄超低電阻：鉬金屬即使被擠壓在極薄的樓層空間內，依然能維持非常優異的超低電阻，完美填滿每一層縫隙，化身為最高效的字元線
鉬 (Mo) 絕對是近年來半導體材料界當之無愧的「明日之星」，整理應用如下表:
2.8. Hybrid Bonding 混合鍵合 (最終組裝)¶
將步驟 1 提到的邏輯電路晶圓與做好的記憶體陣列晶圓，透過無凸塊的銅對銅直接鍵合技術完美貼合，完成最終的 3D NAND 晶片:
最終組裝：這是 3D NAND 的最後一步，將歷經高溫完工的「記憶體晶圓」翻轉，與低溫完工的「邏輯晶圓」精準對齊相視。
核心技術 (無凸塊 Cu-to-Cu)：徹底捨棄傳統佔空間的焊錫球，直接讓兩片晶圓表面裸露的無數微小「銅接點」面對面直接貼合。
瞬間冷焊 (室溫融合)：只要表面達到原子級平整，數百萬個銅接點就能瞬間「冷焊」融合為一體，完全避開了會破壞微觀結構的高溫熔錫過程。
終極效益 (效能與空間雙贏)：這種近乎「零距離」的貼合，不僅大幅縮減了晶片的厚度與體積，更將電子傳輸路徑縮到最短，帶來極低的電阻與極速的資料讀寫效能
2.9. 總結¶
「3D NAND 奈米造鎮工程」的三大核心成就：
架構解套 (避開熱預算)：為了不讓高溫燒壞底層電路，直接將邏輯與記憶體晶圓分開製造，最後透過Hybrid Bonding在室溫下瞬間冷焊貼合，實現空間與效能雙贏。
極限開鑿 (打通百層樓)：運用極低溫電漿暴力向下鑽孔，再輔以「零表面張力」的scCO2超臨界流體，完美解決深孔洗不到、怕扯壞的物理極限。
材料魔術 (完美記憶胞)：在單一細胞內，鋪設無阻礙的 MILC 單晶矽通道與 CTP 電荷保險箱，並全面換上能突破極度微縮限制的鉬 (Mo) 金屬閘極。
3. 未來展望¶
3.1. HBF(High Bandwidth Flash)¶
HBF用先進的 3D 堆疊封裝技術，把便宜又大碗的 3D NAND 直接搬到 GPU 旁邊，與HBM形成完美的「高低搭配」。這讓未來的 AI 伺服器能在控制成本與功耗的前提下，輕鬆塞進更巨無霸的 AI 模型。
封裝轉移 (HBM 的殼，NAND 的靈魂)：
由 SK 海力士等先驅推動，直接複製 HBM 成功的 3D 堆疊與先進封裝技術，但將內部的 DRAM 替換成容量極大的 3D NAND Flash。
海量優勢 (破解容量焦慮)：
藉由 NAND 天生具備的極高儲存密度，大幅突破傳統 HBM 的容量天花板與高昂成本，為 AI 伺服器就近提供 TB 級的超大記憶體空間。
終極型態 (混合式架構 Hybrid)：¶
未來 AI 硬體並非誰取代誰，而是走向「混搭」。讓極速的 HBM 負責處理即時動態運算，搭配海量的 HBF 負責就近存放龐大的 AI 模型權重，透過完美分工來穩定支撐新世代的 AI 推論系統
HBF 就是利用先進封裝技術，把便宜又大碗的 3D NAND 直接搬到 GPU 旁邊。最終目標是讓極速的 HBM 與海量的 HBF 完美混搭，徹底解決 AI 運算時的記憶體容量與成本焦慮。
3.2. FeNAND¶
未來邏輯：為何需要 FeNAND (鐵電快閃記憶體)？¶
前面詳細探討了 3D NAND 是如何透過 CT(電荷捕捉) 來「關住電子」的。但是，當大樓越蓋越高、牆壁越做越薄時，要穩定關住電子變得極度困難（這就是物理限制）。
FeNAND 的破局之道在於「改變機制」：¶
極化取代捕捉：它捨棄了將電子塞進絕緣體的做法，而是將核心換成了鐵電材料 (Ferroelectric Layer)。這類材料內部的原子結構會因為施加電場而產生微觀的位移（稱為極化Polarization），並維持這個狀態來記錄 0 與 1。
效能大躍進：因為只是讓原子稍微移動，而不是硬把電子「打」穿牆壁，所以它具備了更低的操作電壓與更快的寫入速度。
CIM (Compute-in-Memory，存算一體)的終極目標¶
馮紐曼瓶頸的終結：傳統電腦的 CPU 和記憶體是分開的，AI 運算時需要來回搬運海量數據，導致了嚴重的延遲與高達 90% 的功耗浪費。CIM 的目標就是讓「記憶體本身就能直接做矩陣乘法運算」，徹底省去搬運資料的力氣。
突破性的硬體指標：北大團隊近期發表研究成果，將這種鐵電材料 (Ferroelectric) 推進到令人難以置信的尺度：
1nm 尺寸：透過奈米柵極 (Nanogate) 結構，將記憶體單元微縮到了 1 奈米的極限級別，這意味著晶片可以塞入天文數字般的運算單元。
0.6V 超低電壓：傳統 NAND Flash 寫入時動輒需要 15 到 20 伏特的高壓，而這項新技術只需要 0.6V 就能運作。這對於需要極致省電的邊緣 AI (Edge AI) 設備來說是革命性的。
當 3D NAND 把「容量」做到極致後，下一個世代的FeNAND不僅要用全新的「鐵電極化」機制來解決微縮極限與功耗問題；它更要直接進化成具有大腦功能的CIM 存算一體晶片，讓每一個 1nm 的超省電小房間，都具備處理 AI 運算的能力。
4. 結論¶
3D NAND 的發展早已不僅僅是單純的垂直空間堆疊，它更是一場結合了極低溫蝕刻、超臨界流體微觀清洗、以及先進材料替換（如全面導入鉬金屬）的材料科學極致展現 。面對未來，AI 運算硬體將不再是單一技術的單打獨鬥。結合 HBM 的「極速」與 HBF 的「海量」的混合式架構，以及邁向存算一體（CIM）的 FeNAND，都將成為打破資料搬運延遲與功耗瓶頸的關鍵鑰匙 。在這場算力與存儲的雙向奔赴中，半導體製造工藝的創新永遠令人期待。
[Reference]¶
IEDM24 SC1-3 Evolution of Memory Technologies for Advanced Nodes via the 3rd Dimension
IEDM25_SC2-4 High-Density 3D Flash Memory in the CMOS Directly Bonded to Array (CBA) Era and Beyond
IEDM25_SC2-5 Process and Material Innovations for Memory Scaling
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