9月29日ITT(Intel Technology Tour) 2025於美國亞利桑那州舉行，主題是「製程突破與美國在地製造」，聚焦 18A 製程(RibbonFET + PowerVia)，主要展示產品包括 Panther Lake（Core Ultra 3） 與 Clearwater…
9月29日ITT(Intel Technology Tour) 2025於美國亞利桑那州舉行，主題是「製程突破與美國在地製造」，聚焦 18A 製程(RibbonFET + PowerVia)，主要展示產品包括 Panther Lake（Core Ultra 3） 與 Clearwater…¶
- Source: Ted Yu
- Published: 2025-10-16T08:47:45+08:00
- URL: https://ytyuted.substack.com/p/ep20-intel-18a EP20. Intel 18A - Ted Yu
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EP20. Intel 18A¶
Oct 16, 2025
9月29日ITT(Intel Technology Tour) 2025於美國亞利桑那州舉行，主題是「製程突破與美國在地製造」，聚焦18A 製程(RibbonFET + PowerVia)，主要展示產品包括Panther Lake（Core Ultra 3）與Clearwater Forest（Xeon 6+），並強調 AI 全域布局與供應鏈在地化，是Intel 展現製程復興的重要里程碑。就來聊聊Intel的新工藝，歡迎討論。
1. 製程工藝¶
1.1. 5N4Y¶
IntelPat Gelsinger在 2021 年接任 CEO 時，Intel 剛經歷 7 nm 延誤與製程信任崩盤。
他以「5 Nodes in 4 Years」為復興宣言，從Intel 7 → 4 → 3 → 20A → 18A逐步推進，期望在 2025 年重奪製程領先。其核心目的在於重奪製程領先地位、挑戰台積電與三星。
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Intel 7 / 4 / 3：屬於 FinFET 世代，逐步導入 EUV。
Intel 20A：引入新架構RibbonFET（GAA）與PowerVia（背面供電）。
Intel 18A：5N4Y 的收官節點，針對高效能與低功耗優化。
1.2. 計畫 vs. 實際¶
這四年間，Intel 7 與 4 的量產恢復節奏，Intel 3 成功導入伺服器產品，20A 雖延誤，但 18A 應該順利進展，領先推出RibbonFET（GAA）與PowerVia（BSPDN，背面供電）的產品。
1.3. 技術亮點¶
先進製程¶
Intel 先進製程的兩大核心技術：RibbonFET 與 PowerVia。
RibbonFET：Intel 首次採用的GAA（Gate-All-Around）架構，以多層「nanosheet」取代傳統 FinFET，改善通道電流控制，提升性能與能效。
PowerVia：Intel 首創的背面供電網路（Backside Power Delivery Network），將電源線移至晶片背面，解決供電與佈線擁擠問題，提升速度與良率。
先進封裝¶
Clearwater Forest 展現 Intel 在3D 封裝（Foveros + EMIB）的成熟整合能力，象徵其朝向高效能、多晶片模組化伺服器平台的技術方向。
封裝技術：採用EMIB（Embedded Multi-die Interconnect Bridge）與Foveros 3D 堆疊技術。
結構特色：
下層為Base chiplet（基板晶片），整合 I/O 與電源管理。
上層堆疊多個CPU chiplet（運算晶片），透過垂直 TSV(Through-Silicon Via) 互連進行高速通訊。
EMIB 橋接晶片間的橫向訊號，提升頻寬並降低封裝厚度。
優點：
大幅提升晶片密度與互連效率。
支援高功率伺服器處理器的散熱與電源分配需求。
以下介紹這些工藝，並與TSMC比較，關於Panther Lake 的介紹，請參考Reference。
2. 先進製程¶
2.1. 半導體開發的四大指標(PPAC)¶
source: IEDM’24
技術開發是一門在功耗、效能、面積與成本四個向量間權衡取捨的藝術（Technology Development is an art of balancing among these four vectors）。
2.2. FinFET → GAA/Nanosheet/RibbonFET¶
上圖說明了FinFET 轉向 GAA（Gate-All-Around）結構的主要動機：
——強化閘極控制能力（Gate Control Capability）以降低功耗與短通道效應(SCE)。
FinFET 的限制：¶
隨著製程微縮，鰭片（fin）高度有限、閘極僅包覆三面，導致短通道效應（SCE）惡化，閾值電壓 Vth難以再縮，進而限制 Vmin與 功耗下降幅度。
GAA（如 RibbonFET）的改進：¶
採用「環繞式閘極（Gate-All-Around）」包覆通道，可更精確控制通道電場，抑制漏電流ILKG、提升 SCE 控制與Vth穩定性。
這使晶體管能在更低 V 運作、減少 AF·C·V²·f 項的動態功耗和ILKG·V項靜態功耗。
因此，FinFET → GAA 的轉變，根本原因在於：
提升閘極控制能力，支撐電壓縮放與功率下降，實現更高性能/更低功耗的延展性。
source: AMAT
有關BEOL(Back End Of Line)的RC 材料的問題，請參考EP12. Semi Technologies的介紹。
關於Pcomm涉及通訊的方式，請參考Yole提供的資料:
2.3. Transistor Scaling Evolution:¶
傑出的科學家們，依照PPAC的指標，已經規劃好晶體管微縮（Transistor Scaling）演進的趨勢:
source: IEDM’23
1️⃣ FinFET → GAA/Nanosheet(TSMC)/RibbonFET(Intel)¶
FinFET 採三面閘極包覆鰭片；當鰭片寬度與高度再縮小時，短通道效應（SCE）難以抑制。
GAA（Gate-All-Around）或 Nanosheet 採多層通道被閘極完全包覆，改善閘極控制、降低漏電。
2️⃣ Forksheet¶
在 P/N 晶體管間加入絕緣牆（Middle Dielectric Wall），縮短 P/N 間距 Pitch，同時保持良好的閘極控制。
可提升密度，作為通往 3D 結構的過渡架構。
3️⃣ CFET（Complementary FET）¶
將 NMOS 與 PMOS垂直堆疊：
Monolithic 3D：上下層使用相同通道材料；製程連續形成。
Sequential 3D：上下層使用不同材料（如 Si NMOS / SiGe PMOS），可獨立最佳化。
大幅減少標準單元面積，突破 2D Pitch 縮放極限。
4️⃣ Stacked 2D Material¶
最終階段採用2D 材料通道（如 MoS₂、WS₂），可極薄 (<1 nm) 且具理想電子遷移率。
有潛力實現更緊密堆疊與低功耗運作，為後 FinFET 世代關鍵方向。
source: ASMI
關於2D 材料, TMD(Transition Metal Dichalcogenides 過渡金屬二硫族化合物)，最近有重大突破！復旦大學研究團隊打造全球首個二维-矽基閃存，參考Reference。也許會提前應用在GAA的Channel 上。
勤奮的工程師們，會按這些技術路線將產品開發出來。
2.4. Atom level of GAA¶
下圖展示了GAA（Gate-All-Around）晶體管在原子層級的結構與製程挑戰:
source: AMAT
GAA 採用多層矽奈米片（Silicon Nanosheet）作為通道，並由高介電閘極氧化層（Gate Oxide）及金屬閘極（Metal Gate）全面包覆。
由於上下奈米片間距僅約10 nm，在此極微空間內需堆疊超過5 種不同材料，每層厚度僅1–2 nm，且製程需達 1 Å（0.1 nm）級精度。
這使 GAA 成為真正的「原子級製程（Atomic-Level Engineering）」代表技術——
任何界面粗糙或原子擴散都可能造成電流洩漏或性能衰減，顯示出先進製程對材料科學與介面控制的極高要求。
2.5. BSPDN(Backside Power Delivery Network)¶
BSPDN（Backside Power Delivery Network）是先進晶片中將電源傳輸網路移至晶片背面（Backside）的革命性設計，Intel 將其稱為PowerVia，並率先在Intel 18A 製程中導入。
source: IEDM’ 24
這種設計讓電源從背面供應、訊號從正面傳輸，可縮短供電路徑、降低 IR drop、提升供電效率。前端金屬層可專注於訊號線，提升 routing 效率與延遲控制。
實測顯示相較傳統設計可提升約6% 頻率，並放寬前端金屬佈線密度，是 Intel 18A 製程的重要創新技術。
BSPDN 被視為後 FinFET 時代的關鍵基礎技術，它突破了傳統「電源與訊號共平面」的限制，實現了真正的三維電力分層架構（3D PDN），對於未來高功率密度的 AI、CPU、GPU 晶片設計至關重要。
BSPDN的方法¶
source: AMATIntel PowerVia — 屬於「Power Via」架構
電源由晶片背面進入，透過Power Via (奈米級垂直通孔)直接連接至前端電晶體電源節點。
優點：縮短電源路徑、降低 IR drop、改善功率效率與時脈穩定。
製程特性：已在 Intel 18A 導入，技術成熟度高、製程複雜度中等。
TSMC A16 — 屬於「Backside Contact to S/D」架構
電源從晶片背面直接接觸Source/Drain 區，不經前端金屬層。
優點：供電阻抗最低、前端金屬完全釋放給訊號層使用、整體效率最佳。
製程特性：需雙面製程對位與外延控制，複雜度最高，預計應用於 A16
BSPDN製程¶
source: AMAT
🧱製程階段簡介
1️⃣FEOL（Front-End of Line） – Transistor Fabrication
在矽晶圓上形成 GAA 電晶體，包括閘極、源/汲極、接觸孔等。
為整個電路提供主要邏輯運算元件。
2️⃣Frontside BEOL（Signal Interconnect）
沉積多層金屬與介電層，建立前端訊號連線（Signal Routing）。
用於邏輯、時脈與資料傳輸
3️⃣Wafer Bonding / Carrier Attachment（暫時載板）
以載板支撐晶片正面，準備進行背面加工。
此步驟是背面製程（Backside BEOL）能夠安全進行的關鍵。
4️⃣Backside Reveal（去除基板 / 背面曝光）
研磨與化學蝕刻至靠近有源層（Active Layer）位置，暴露電晶體背面接觸點。
5️⃣Backside BEOL（Power Routing Network）
建立背面金屬層與Power Via / Backside Contact，形成完整的電源網路。
此階段決定 BSPDN 類型（如 PowerVia 或 Backside Contact to S/D）。
6️⃣Final Integration（雙面完成）
最終晶圓同時擁有Frontside Signal BEOL與Backside Power BEOL。
電源從背面供應、訊號從正面傳輸，實現完整雙面互連（Dual-Side Interconnect）架構。
BSPDN 整體製程成本約為傳統 FinFET 製程的1.2～1.4 倍。成本主要來自雙面加工、載板貼合、背面金屬沉積與對位控制。然而，其效益（更高頻率、更低功耗、更高 routing 密度）對 HPC / AI 晶片極具價值，因此對高端製程而言屬於「高成本但高回報（High Cost, High Gain）」技術
3. 先進封裝(異質整合)¶
3.1. 崛起¶
這張圖說明了先進封裝（Advanced Packaging）興起的四大主要原因，可概括如下：
1️⃣ 設計與製造成本飆升（Design & Manufacturing Cost）¶
先進節點（如 3 nm、2 nm）使晶片設計成本與晶圓廠建置成本急劇上升。
單一 SoC 全部採最先進製程已不具經濟效益。
因此改以Chiplet 模組化設計，僅高運算部分使用先進製程，其他 I/O、SRAM 採成熟節點。
2️⃣ 晶片面積與良率問題（Die Size & Yield）¶
晶片越大，良率隨缺陷密度指數下降，大面積 monolithic die 成本極高。
透過分割成多顆小晶粒（Chiplet）並以先進封裝互連，可大幅提升良率並降低整體成本。
3️⃣ 模組化 IP 整合（Modularized IP Integration）¶
不同功能（CPU、GPU、SRAM、I/O、DSP 等）可在不同製程節點製作。
再藉由2.5D / 3D 封裝（如 CoWoS、Foveros、SoIC、EMIB）整合成一體化系統。
形成「System of Chiplets」概念，兼顧效能與彈性。
4️⃣ AI 運算需求驅動（AI Computing）¶
AI 模型需龐大記憶體頻寬與運算密度，傳統 monolithic SoC 無法同時滿足。
先進封裝提供高頻寬、短距離互連（如 HBM + GPU / AI Accelerator）架構，支撐 AI/ML 訓練與推理需求。
先進封裝的崛起，是在成本上升、良率下降、異質整合需求與 AI 高頻寬挑戰四大壓力下的必然結果。
它使系統從「System-on-Chip」轉變為「System-of-Chiplets」，成為後摩爾時代的關鍵演進方向。
3.2. 分類¶
這張圖說明了異質整合（Heterogeneous Integration, HI）的整體架構與技術分類，分為兩大主流方向：
1️⃣ 2.5D 封裝¶
各晶片（CPU、GPU、HBM）橫向並排放置，透過中介層（Interposer）或再配線層（RDL）連接。
代表技術：
TSMC CoWoS、InFO
Intel EMIB / Co-EMIB
Samsung I-Cube
優點：高頻寬、良好散熱、製程成熟。
2️⃣ 3D 封裝¶
晶片間垂直堆疊（Die-to-Die 或 Wafer-to-Wafer），利用TSV 或 Hybrid Bonding互連。
代表技術：
TSMC SoIC、Intel Foveros / Direct、Samsung X-Cube
HBM、3D NAND為典型應用。
優點：互連距離最短、頻寬最高、適合 AI / HPC。
📘總結：¶
HI 技術透過2.5D 橫向整合與3D 垂直堆疊，在效能、頻寬與功耗之間達到最佳平衡，是後摩爾時代晶片設計的核心方向。
3.3. Intel vs. TSMC¶
先進封裝策略:¶
Roadmap:¶
Intel採「組合式封裝」策略，以EMIB（2.5D）與Foveros（3D）為核心，能橫向與垂直整合多晶片，強調模組化與靈活性。
TSMC則以「平台化封裝」為主，透過3DFabric®統合CoWoS、InFO、SoIC、SoW等技術，從 2.5D 到 3D 形成完整生態，強調製程整合與量產一致性。
3.4. 關鍵技術¶
這張圖總結了先進封裝（Advanced Packaging, AP）中實現高頻寬與低功耗整合的幾項關鍵技術：
1️⃣ TSV（Through-Silicon Via）¶
在晶片內垂直穿孔導通，實現晶片間的垂直互連（Vertical Interconnect）。
主要應用於3D 記憶體堆疊（如 HBM），提供極高頻寬通道。
2️⃣ Micro-bump 互連¶
傳統晶片堆疊或 2.5D 封裝使用的金屬凸點（Pitch 約 25–55 µm）。
可整合多晶片，但功耗相對高、I/O 密度受限。
3️⃣ Hybrid Bonding（混合鍵合）¶
最新的無凸塊接合技術（Cu–Cu bonding），Pitch 可小於 10 µm。
提供更高 I/O 密度與更低功耗，是 SoIC、Foveros Direct 等 3D 封裝的基礎。
4️⃣ Si Interposer / RDL Polymer 層¶
矽中介層（Si interposer）：用於 2.5D 封裝（如 CoWoS、EMIB），連接多顆晶片。
Polymer RDL（再配線層）：以有機材料構成，降低成本與厚度。
5️⃣ Advanced Substrate（先進基板）¶
高密度布線基板，用於承載多晶片與封裝層。
改善訊號完整性（SI）與電源傳輸（PDN）效能，支撐大面積 AI/HPC 封裝模組。
📘總結：¶
先進封裝的關鍵在於2D 與 3D 互連整合：
橫向（2.5D）由 Interposer、RDL、Substrate 提供高頻寬並列整合。
垂直（3D）由 TSV、Microbump、Hybrid Bonding 實現低功耗堆疊。
兩者結合構成當前 AI/HPC 晶片的核心封裝基礎
Hybrid Bonding的重要性¶
Hybrid Bonding（混合鍵合）是先進封裝的關鍵技術，能以金屬–金屬直接接合（Cu–Cu）實現無凸塊連接。相比傳統 microbump，HB 可將間距縮小至<10 µm（甚至 <1 µm），使I/O 密度提升百倍、功耗降至 <0.05 pJ/bit，大幅提升頻寬與能效。
➡️ 它是3D 堆疊（如 TSMC SoIC、Intel Foveros Direct）的基礎技術，推動 AI/HPC 晶片邁向高密度、低功耗、原子級互連時代。
3.5. Future Packaging Technology¶
未來封裝技術（Future Packaging Technology）將從單純的晶片互連，進化為整合運算、記憶體、電源與光通訊的完整系統平台。
它結合多項關鍵技術：
3D Stacking / SoIC：以 Hybrid Bonding 垂直堆疊邏輯與記憶體晶片，提升密度與能效。
RDL / Interposer：利用再配線層或中介層整合多顆 chiplet，並嵌入電源與被動元件。
HBM Hybrid Bonding：提供超高頻寬記憶體堆疊。
Co-Packaged Optics（CPO）：導入矽光元件，實現高速光互連。
Glass / Large Substrate：支撐大型 AI/HPC 模組，兼顧成本與機械穩定性。
➡️ 簡言之，未來封裝是邁向「系統級整合」的核心技術，
讓運算、記憶體與光互連在單一封裝內協同運作，支撐 AI 與超算的高頻寬需求。
4. 結語¶
從曾經的半導體霸主，到數年來被台積電與三星迎頭趕上，Intel經歷了一段漫長的低谷。製程延宕、架構轉型與製造領導權的喪失，讓這家矽谷巨人跌下神壇。
隨著Intel 18A的推出——結合RibbonFET（全環閘極晶體管）與PowerVia（背面供電網路）兩大關鍵創新，Intel 不僅完成了製程的技術翻轉，也重新奠定了晶片製造領域的領先基礎。
18A 不只是新節點，更象徵 Intel 重返榮耀的轉捩。
補充¶
等了1個多月，三圈教練終於製作好Intel 18A的影片了。請參考他精彩的講解:
[Reference]
•Intel 反攻號角吹響？Tech Tour 2025 活動展示 18A 製程、Fab 52 晶圓廠、以及最新筆電 Panther Lake 處理器！
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