上星期收到一些信息，Nvidia又再搞新的先進封裝技術:CoWoP(Chip on Wafer on PCB)，聽說下一代的Rubin Ultra就會試做。系統硬體工程師必須了解一下，因為這次的P與熟悉的PCB有關。
上星期收到一些信息，Nvidia又再搞新的先進封裝技術:CoWoP(Chip on Wafer on PCB)，聽說下一代的Rubin Ultra就會試做。系統硬體工程師必須了解一下，因為這次的P與熟悉的PCB有關。¶
- Source: Ted Yu
- Published: 2025-08-07T09:26:19+08:00
- URL: https://ytyuted.substack.com/p/cowos EP10: CoWoS的繼承者? - Ted Yu
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EP10: CoWoS的繼承者?¶
Aug 07, 2025
上星期收到一些信息，Nvidia又再搞新的先進封裝技術:CoWoP(Chip on Wafer on PCB)，聽說下一代的Rubin Ultra就會試做。系統硬體工程師必須了解一下，因為這次的P與熟悉的PCB有關。
1. CoWoS 簡介¶
1.1. TSMC的先進技術3D Fabric
可以參考之前COUPE的報告, SoIC-X的角色是結合EIC和PIC的技術。
Advanced Packaging 技術比較表:
1.2 CoWoS家族:
CoWoS-S / CoWoS-R / CoWoS-L 封裝技術比較表:
CoWoS-S：適用於高頻、高密度 routing 的設計，支援精細訊號與高性能 HBM，但受限於尺寸與成本。
CoWoS-L：突破 reticle 尺寸限制，適合超大型整合（如 multi-die AI SoC + HBM4），是未來高階 AI 封裝趨勢。
1.3. CoWoS命名:
AMD CEO Lisa Su說 "Taiwanese engineers understand CoWoS better than anyone in the world.”
但是 -S/R/L的命名邏輯不一致，容易造成混淆:
R 並不代表材料，但實際上 CoWoS-R 與 CoWoS-L 都使用有機中介層
個人的建議是:
1.4. CoWoS-L 的亮點:
整合 PMIC(Power Management IC)、on-die Inductor、eDTC(embedded Decoupling Trench Capacitor) 等主動/被動電源元件的異質電源平台。 根據Marvell的報告:
使用 CoWoS-L 封裝的 PIVR 技術亮點:
降低 IR 損耗達 85%
將 PMIC（電源管理 IC）與 Inductor 直接整合於封裝底部（underside）
縮短電源傳輸距離，有效降低導線電阻與壓降（IR drop）
總功耗降低 15%
系統級電源效率提升
減少來自板級供電（VRM → SoC）路徑中的能量損失
電源雜訊降低 60%
封裝內部整合 decoupling capacitor（如 eDTC）與 PMIC，更靠近負載端
提供快速動態響應與更穩定的電壓波形，抑制瞬時電壓波動（transient noise）
2. CoWoP¶
2.1. CoWoS/CoPoS/CoWoP
技術比較總覽
個人認為Nvidia拋出CoWoP技術的話題，CoPoS 的角色可能有點尷尬:
•與 CoWoS 差異有限
CoPoS 本質上仍然需要ABF 基板（只是換成 panel-level 製程）。
高速互連仍依賴 interposer，未能簡化封裝層級。
•與 CoWoP 的成本差異不明顯
CoWoP 直接取消 ABF substrate，將 chip+interposer 直接裝到高精度 SLP，封裝層級更少、信號路徑更短。
若 SLP/mSAP 製程成熟，CoWoP 會比 CoPoS 更具成本與性能優勢。
•面臨技術過渡期競爭
當panel-level ABF substrate 技術尚未完全成熟時，CoPoS 的優勢有限。
一旦SLP/mSAP + 大型 interposer成熟，CoWoP 會直接跳過 CoPoS 的需求。
CoPoS和CoWoP都處於研發階段，現在下結論可能言之過早。
還是來看看CoWoP的的技術重點(SLP和mSAP)，並且複習一下CCL的特性。
2.2. SLP(Substrate-Like PCB)簡介
定義與定位
SLP 是一種介於「傳統 PCB」與「高階載板（如 ABF）」之間的高密度互連基板技術。它具備載板級線路解析度，但採用 PCB 製程方式，實現成本與精度的平衡。
英文全名：Substrate-Like PCB
中文翻譯：類載板印刷電路板
核心特徵：採用 mSAP 製程，實現 15–20 μm 線寬 / 線距
技術特點
與 PCB / 載板比較
商用應用實例
在 CoWoP 中的角色
SLP 是CoWoP（Chip-on-Wafer-on-PCB）架構中最關鍵的基板，承接原載板角色，並具備下列特性：
可直接承載中介層（Interposer）與多顆晶粒
實現短路徑、高頻、高密度互連
可整合主動 / 被動元件如 PMIC、eDTC、電感等
面對熱機與翹曲挑戰，需極高平整度與材料匹配
突破的關鍵規格（技術瓶頸）
2.3. PCB製程工藝
這張圖對比了三種常見的銅走線製程：Subtractive、mSAP（Modified Semi-Additive Process）與 SAP（Semi-Additive Process）。以下是它們的簡明比較與差異說明：
三種銅走線製程比較簡述
Subtractive 製程：蝕刻厚銅時易造成側蝕（undercut），導致線寬變形，限制微細線路製作
SAP / mSAP 製程：改用光阻定義圖案 + 電鍍銅形成走線，再輕蝕seed Cu（種子層），可避免側蝕，實現更垂直、精準的線路結構。
SAP / mSAP 蝕刻階段利用鍍銅圖案本身作遮罩，選擇性去除種子銅並精準控制時間，無需再加光阻，節省一道 pattern 成本。
2.4. 半導體的製程工藝
在CoWoS-S的製程工藝有提到”Damascene(大馬士革)”:
Damascene 是一種專為 銅金屬互連（Cu interconnect） 設計的製程技術，用來取代傳統濕蝕刻銅所產生的缺陷問題，廣泛應用於半導體 BEOL（後段製程）中。
「先刻槽再鍍銅、最後研磨」，避免使用濕蝕刻以提高精度，線寬可精準控制至數十奈米。
3. CCL（Copper-Clad Laminate）¶
SLP 是一種以高性能 CCL 為基材、經 mSAP 製程製成的高精度 PCB。所以介紹一下CCL。
3.1. CCL 結構
結構四大組成簡介
CCL 是由玻纖布為骨架，搭配樹脂與填料形成絕緣層，再覆上銅箔以供電路製作的多層材料結構。
3.2. Resin System
圖中所示的 PTFE、LCP、BT、PI 等高分子材料，都是屬於 CCL 結構中的 Resin System，主導高速傳輸時的 Dk / Df 表現。
「材料 Df 等級 vs 高速傳輸應用速率」對照圖，常用於評估CCL（覆銅箔基板）或 SLP 材料在高速訊號（SerDes、PAM4）傳輸下的適用性:
3.3. Glass Fabric
這張圖展示了不同類型的玻纖布（Glass Fabric）在高頻下的介電常數（Dk）與耗散因子（Df）表現，是針對高速 CCL / SLP 設計時的重要材料參考。
為支援 112G / 224G 高速 SerDes 傳輸，必須捨棄 E-glass，改用 L2-glass、Q-glass 或更高階 PTFE/LCP 纖維型強化材料。
為何玻纖布重要？
雖然主要作用是提供機械強度與尺寸穩定性
但在高速/高頻應用中，玻纖本身也會參與訊號傳播，尤其會影響 Dk / Df
高 Dk/Df 的玻纖（如 E-glass）會造成信號損耗與反射問題
3.4. Copper Foil
重點觀察
頻率越高 → 集膚深度 δ 越小 → 導體損耗變得更嚴重。
在 53 GHz (對應 224G PAM4)，集膚深度只有 0.282 µm
即使使用 HVLP4 (Rz ≤ 0.5 µm)，粗糙度仍然比集膚深度大 → 導體損耗仍然顯著，需要開發更低粗糙度的銅箔
在 224G PAM4、112G/224G SerDes 等應用中，導體損耗與銅箔表面粗糙度同等重要，甚至比樹脂 Df 更顯著。
3.5. Summary
為何高頻板要選 Low Dk / Low Df 材料？
損耗來源公式（Wolff 模型）:
關鍵結論
Dk ↑→ 同時增加導體損耗 & 介電損耗
Df ↑→ 顯著增加介電損耗
在高頻（>10 GHz）、長距離、PAM4 傳輸下，Df 是最主導的損耗因子
設計對策建議
高頻高速板必須選用低 Dk / Df 材料，以降低導體與介電雙重損耗，確保訊號完整性與傳輸效率。
[Reference]
SemiVision’s articles
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